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4431E–8051–04/06
AT/TS8xC54/8X2
Figure 19-3. ICC Test Condition, Idle Mode
Figure 19-4. I
CC Test Condition, Power-Down Mode
Figure 19-5. Clock Signal Waveform for I
CC Tests in Active and Idle Modes
RST
EA
XTAL2
XTAL1
VSS
V
CC
VCC
ICC
(NC)
P0
VCC
All other pins are disconnected.
CL OCK
SIGNAL
Reset = Vss after a high pulse
during at least 24 clock cycles
RST
EA
XTAL2
XTAL1
V
SS
V
CC
V
CC
ICC
(NC)
P0
VCC
All other pins are disconnected.
Reset = Vss after a high pulse
during at least 24 clock cycles
VCC-0.5V
0.45V
0.7V
CC
0.2VCC-0.1
TCLCH
TCHCL
T
CLCH = TCHCL = 5ns.
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